mb/asus/p8x7x-series: Add P8H77-V as a variant of P8X7X series
Mainboard information can be found in the included documentation. Signed-off-by: Bill XIE <persmule@hardenedlinux.org> Change-Id: Ic811e24bd72da84e5ca8f5b09f2eb65872153b72 Reviewed-on: https://review.coreboot.org/c/coreboot/+/55111 Reviewed-by: Angel Pons <th3fanbus@gmail.com> Tested-by: build bot (Jenkins) <no-reply@coreboot.org>
This commit is contained in:
Bill XIE
Patrick Georgi
parent
17cb5becca
commit
1109246cd1
Binary file not shown.
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After Width: | Height: | Size: 33 KiB |
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@ -0,0 +1,81 @@
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# ASUS P8Z77-V
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This page describes how to run coreboot on the [ASUS P8H77-V].
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## Flashing coreboot
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```eval_rst
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+---------------------+----------------+
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| Type | Value |
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+=====================+================+
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| Socketed flash | yes |
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+---------------------+----------------+
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| Model | W25Q64FVA1Q |
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+---------------------+----------------+
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| Size | 8 MiB |
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+---------------------+----------------+
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| Package | DIP-8 |
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+---------------------+----------------+
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| Write protection | yes |
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+---------------------+----------------+
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| Dual BIOS feature | no |
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+---------------------+----------------+
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| Internal flashing | no |
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+---------------------+----------------+
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```
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The flash IC is located beside the SATA ports (circled):
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### How to flash
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The main SPI flash cannot be written because the vendor firmware disables BIOSWE
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and enables BLE/SMM_BWP flags in BIOS_CNTL for their latest BIOSes. An external
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programmer is required. You must flash standalone, flashing in-circuit doesn't
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work. The flash chip is socketed, so it's easy to remove and reflash.
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## Working
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- PS/2 keyboard with SeaBIOS 1.14.0 and Debian GNU/Linux with kernel 5.10.28
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- Integrated Ethernet NIC
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- S3 Suspend to RAM
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- USB2 on rear and front panel connectors
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- USB3
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- Integrated SATA
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- CPU Temp sensors (tested PSensor on GNU/Linux)
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- Native raminit
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- Integrated graphics with libgfxinit (VGA/DVI-D/HDMI tested and working)
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- PCIe in PCIe-16x slots
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- Debug output from serial port
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## Untested
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- EHCI debugging
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- S/PDIF audio
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- PS/2 mouse
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||||
## Technology
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```eval_rst
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+------------------+--------------------------------------------------+
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||||
| Northbridge | :doc:`../../northbridge/intel/sandybridge/index` |
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||||
+------------------+--------------------------------------------------+
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||||
| Southbridge | bd82x6x |
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||||
+------------------+--------------------------------------------------+
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||||
| CPU | model_206ax |
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||||
+------------------+--------------------------------------------------+
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| Super I/O | Nuvoton NCT6779D |
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||||
+------------------+--------------------------------------------------+
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||||
| EC | None |
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||||
+------------------+--------------------------------------------------+
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||||
| Coprocessor | Intel Management Engine |
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||||
+------------------+--------------------------------------------------+
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||||
```
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## Extra resources
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- [Flash chip datasheet][W25Q64FVA1Q]
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[ASUS P8H77-V]: https://www.asus.com/supportonly/p8h77v/helpdesk_knowledge/
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||||
[W25Q64FVA1Q]: https://www.winbond.com/resource-files/w25q64fv%20revs%2007182017.pdf
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||||
[flashrom]: https://flashrom.org/Flashrom
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@ -21,6 +21,7 @@ This section contains documentation about coreboot on specific mainboards.
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- [P5Q](asus/p5q.md)
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||||
- [P8H61-M LX](asus/p8h61-m_lx.md)
|
||||
- [P8H61-M Pro](asus/p8h61-m_pro.md)
|
||||
- [P8H77-V](asus/p8h77-v.md)
|
||||
- [P8Z77-M Pro](asus/p8z77-m_pro.md)
|
||||
- [P8Z77-V](asus/p8z77-v.md)
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||||
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|||
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@ -21,12 +21,14 @@ config MAINBOARD_DIR
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|||
|
||||
config VARIANT_DIR
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||||
string
|
||||
default "p8h77-v" if BOARD_ASUS_P8H77_V
|
||||
default "p8z77-m_pro" if BOARD_ASUS_P8Z77_M_PRO
|
||||
default "p8z77-v_lx2" if BOARD_ASUS_P8Z77_V_LX2
|
||||
default "p8z77-v" if BOARD_ASUS_P8Z77_V
|
||||
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||||
config MAINBOARD_PART_NUMBER
|
||||
string
|
||||
default "P8H77-V" if BOARD_ASUS_P8H77_V
|
||||
default "P8Z77-M PRO" if BOARD_ASUS_P8Z77_M_PRO
|
||||
default "P8Z77-V LX2" if BOARD_ASUS_P8Z77_V_LX2
|
||||
default "P8Z77-V" if BOARD_ASUS_P8Z77_V
|
||||
|
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|||
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@ -1,3 +1,10 @@
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|||
config BOARD_ASUS_P8H77_V
|
||||
bool "P8H77-V"
|
||||
select BOARD_ASUS_P8X7X_SERIES
|
||||
select BOARD_ROMSIZE_KB_8192
|
||||
select SUPERIO_NUVOTON_NCT6779D
|
||||
select USE_NATIVE_RAMINIT
|
||||
|
||||
config BOARD_ASUS_P8Z77_M_PRO
|
||||
bool "P8Z77-M PRO"
|
||||
select BOARD_ASUS_P8X7X_SERIES
|
||||
|
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|||
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@ -0,0 +1,7 @@
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|||
Category: desktop
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||||
Board URL: https://www.asus.com/supportonly/p8h77v/helpdesk_knowledge/
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||||
ROM package: DIP-8
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||||
ROM protocol: SPI
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||||
ROM socketed: y
|
||||
Flashrom support: y
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||||
Release year: 2013
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@ -0,0 +1,6 @@
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|||
boot_option=Fallback
|
||||
debug_level=Debug
|
||||
nmi=Disable
|
||||
power_on_after_fail=Disable
|
||||
sata_mode=AHCI
|
||||
gfx_uma_size=64M
|
||||
|
|
@ -0,0 +1,86 @@
|
|||
## SPDX-License-Identifier: GPL-2.0-only
|
||||
|
||||
# -----------------------------------------------------------------
|
||||
entries
|
||||
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||||
# -----------------------------------------------------------------
|
||||
0 120 r 0 reserved_memory
|
||||
|
||||
# -----------------------------------------------------------------
|
||||
# RTC_BOOT_BYTE (coreboot hardcoded)
|
||||
384 1 e 2 boot_option
|
||||
388 4 h 0 reboot_counter
|
||||
|
||||
# -----------------------------------------------------------------
|
||||
# coreboot config options: console
|
||||
395 4 e 3 debug_level
|
||||
|
||||
# coreboot config options: southbridge
|
||||
408 1 e 1 nmi
|
||||
|
||||
409 2 e 4 power_on_after_fail
|
||||
411 2 e 5 sata_mode
|
||||
|
||||
# coreboot config options: northbridge
|
||||
416 5 e 6 gfx_uma_size
|
||||
|
||||
# coreboot config options: check sums
|
||||
984 16 h 0 check_sum
|
||||
|
||||
# -----------------------------------------------------------------
|
||||
|
||||
enumerations
|
||||
#ID value text
|
||||
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||||
# Generic on/off enum
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||||
1 0 Disable
|
||||
1 1 Enable
|
||||
|
||||
# boot_option
|
||||
2 0 Fallback
|
||||
2 1 Normal
|
||||
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||||
# debug_level
|
||||
3 0 Emergency
|
||||
3 1 Alert
|
||||
3 2 Critical
|
||||
3 3 Error
|
||||
3 4 Warning
|
||||
3 5 Notice
|
||||
3 6 Info
|
||||
3 7 Debug
|
||||
3 8 Spew
|
||||
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||||
# power_on_after_fail
|
||||
4 0 Disable
|
||||
4 1 Enable
|
||||
4 2 Keep
|
||||
|
||||
# sata_mode
|
||||
5 0 AHCI
|
||||
5 1 Compatible
|
||||
5 2 Legacy
|
||||
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||||
# gfx_uma_size (Intel IGP Video RAM size)
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||||
6 0 32M
|
||||
6 1 64M
|
||||
6 2 96M
|
||||
6 3 128M
|
||||
6 4 160M
|
||||
6 5 192M
|
||||
6 6 224M
|
||||
6 7 256M
|
||||
6 8 288M
|
||||
6 9 320M
|
||||
6 10 352M
|
||||
6 11 384M
|
||||
6 12 416M
|
||||
6 13 448M
|
||||
6 14 480M
|
||||
6 15 512M
|
||||
6 16 1024M
|
||||
|
||||
# -----------------------------------------------------------------
|
||||
checksums
|
||||
|
||||
checksum 392 423 984
|
||||
Binary file not shown.
|
|
@ -0,0 +1,60 @@
|
|||
/* SPDX-License-Identifier: GPL-2.0-only */
|
||||
|
||||
#include <bootblock_common.h>
|
||||
#include <device/pnp_ops.h>
|
||||
#include <northbridge/intel/sandybridge/raminit_native.h>
|
||||
#include <southbridge/intel/bd82x6x/pch.h>
|
||||
#include <superio/nuvoton/common/nuvoton.h>
|
||||
#include <superio/nuvoton/nct6779d/nct6779d.h>
|
||||
|
||||
#define GLOBAL_DEV PNP_DEV(0x2e, 0)
|
||||
#define SERIAL_DEV PNP_DEV(0x2e, NCT6779D_SP1)
|
||||
#define ACPI_DEV PNP_DEV(0x2e, NCT6779D_ACPI)
|
||||
|
||||
const struct southbridge_usb_port mainboard_usb_ports[] = {
|
||||
{ 1, 0, 0 },
|
||||
{ 1, 0, 0 },
|
||||
{ 1, 0, 1 },
|
||||
{ 1, 0, 1 },
|
||||
{ 1, 0, 2 },
|
||||
{ 1, 0, 2 },
|
||||
{ 1, 0, 3 },
|
||||
{ 1, 0, 3 },
|
||||
{ 1, 0, 4 },
|
||||
{ 1, 0, 4 },
|
||||
{ 1, 0, 6 },
|
||||
{ 1, 0, 5 },
|
||||
{ 1, 0, 5 },
|
||||
{ 1, 0, 6 },
|
||||
};
|
||||
|
||||
void bootblock_mainboard_early_init(void)
|
||||
{
|
||||
nuvoton_pnp_enter_conf_state(GLOBAL_DEV);
|
||||
|
||||
/* Select SIO pin states */
|
||||
pnp_write_config(GLOBAL_DEV, 0x1a, 0x02);
|
||||
pnp_write_config(GLOBAL_DEV, 0x1b, 0x70);
|
||||
pnp_write_config(GLOBAL_DEV, 0x1c, 0x10);
|
||||
pnp_write_config(GLOBAL_DEV, 0x1d, 0x0e);
|
||||
pnp_write_config(GLOBAL_DEV, 0x22, 0xd7);
|
||||
pnp_write_config(GLOBAL_DEV, 0x2a, 0x48);
|
||||
pnp_write_config(GLOBAL_DEV, 0x2c, 0x00);
|
||||
|
||||
/* Power RAM in S3 */
|
||||
pnp_set_logical_device(ACPI_DEV);
|
||||
pnp_write_config(ACPI_DEV, 0xe4, 0x10);
|
||||
|
||||
nuvoton_pnp_exit_conf_state(GLOBAL_DEV);
|
||||
|
||||
/* Enable UART */
|
||||
nuvoton_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
|
||||
}
|
||||
|
||||
void mainboard_get_spd(spd_raw_data *spd, bool id_only)
|
||||
{
|
||||
read_spd(&spd[0], 0x50, id_only);
|
||||
read_spd(&spd[1], 0x51, id_only);
|
||||
read_spd(&spd[2], 0x52, id_only);
|
||||
read_spd(&spd[3], 0x53, id_only);
|
||||
}
|
||||
|
|
@ -0,0 +1,19 @@
|
|||
-- SPDX-License-Identifier: GPL-2.0-or-later
|
||||
|
||||
with HW.GFX.GMA;
|
||||
with HW.GFX.GMA.Display_Probing;
|
||||
|
||||
use HW.GFX.GMA;
|
||||
use HW.GFX.GMA.Display_Probing;
|
||||
|
||||
private package GMA.Mainboard is
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||||
|
||||
ports : constant Port_List :=
|
||||
(DP1,
|
||||
HDMI1,
|
||||
HDMI2,
|
||||
HDMI3,
|
||||
Analog,
|
||||
others => Disabled);
|
||||
|
||||
end GMA.Mainboard;
|
||||
|
|
@ -0,0 +1,208 @@
|
|||
/* SPDX-License-Identifier: GPL-2.0-only */
|
||||
|
||||
#include <southbridge/intel/common/gpio.h>
|
||||
|
||||
static const struct pch_gpio_set1 pch_gpio_set1_mode = {
|
||||
.gpio0 = GPIO_MODE_GPIO,
|
||||
.gpio1 = GPIO_MODE_GPIO,
|
||||
.gpio2 = GPIO_MODE_GPIO,
|
||||
.gpio3 = GPIO_MODE_GPIO,
|
||||
.gpio4 = GPIO_MODE_GPIO,
|
||||
.gpio5 = GPIO_MODE_GPIO,
|
||||
.gpio6 = GPIO_MODE_GPIO,
|
||||
.gpio7 = GPIO_MODE_GPIO,
|
||||
.gpio8 = GPIO_MODE_GPIO,
|
||||
.gpio9 = GPIO_MODE_NATIVE,
|
||||
.gpio10 = GPIO_MODE_NATIVE,
|
||||
.gpio11 = GPIO_MODE_GPIO,
|
||||
.gpio12 = GPIO_MODE_GPIO,
|
||||
.gpio13 = GPIO_MODE_GPIO,
|
||||
.gpio14 = GPIO_MODE_GPIO,
|
||||
.gpio15 = GPIO_MODE_GPIO,
|
||||
.gpio16 = GPIO_MODE_GPIO,
|
||||
.gpio17 = GPIO_MODE_GPIO,
|
||||
.gpio18 = GPIO_MODE_NATIVE,
|
||||
.gpio19 = GPIO_MODE_GPIO,
|
||||
.gpio20 = GPIO_MODE_GPIO,
|
||||
.gpio21 = GPIO_MODE_GPIO,
|
||||
.gpio22 = GPIO_MODE_GPIO,
|
||||
.gpio23 = GPIO_MODE_GPIO,
|
||||
.gpio24 = GPIO_MODE_GPIO,
|
||||
.gpio25 = GPIO_MODE_NATIVE,
|
||||
.gpio26 = GPIO_MODE_NATIVE,
|
||||
.gpio27 = GPIO_MODE_GPIO,
|
||||
.gpio28 = GPIO_MODE_GPIO,
|
||||
.gpio29 = GPIO_MODE_GPIO,
|
||||
.gpio30 = GPIO_MODE_NATIVE,
|
||||
.gpio31 = GPIO_MODE_GPIO,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set1 pch_gpio_set1_direction = {
|
||||
.gpio0 = GPIO_DIR_INPUT,
|
||||
.gpio1 = GPIO_DIR_INPUT,
|
||||
.gpio2 = GPIO_DIR_INPUT,
|
||||
.gpio3 = GPIO_DIR_INPUT,
|
||||
.gpio4 = GPIO_DIR_INPUT,
|
||||
.gpio5 = GPIO_DIR_INPUT,
|
||||
.gpio6 = GPIO_DIR_INPUT,
|
||||
.gpio7 = GPIO_DIR_INPUT,
|
||||
.gpio8 = GPIO_DIR_OUTPUT,
|
||||
.gpio11 = GPIO_DIR_INPUT,
|
||||
.gpio12 = GPIO_DIR_INPUT,
|
||||
.gpio13 = GPIO_DIR_INPUT,
|
||||
.gpio14 = GPIO_DIR_INPUT,
|
||||
.gpio15 = GPIO_DIR_INPUT,
|
||||
.gpio16 = GPIO_DIR_INPUT,
|
||||
.gpio17 = GPIO_DIR_INPUT,
|
||||
.gpio19 = GPIO_DIR_INPUT,
|
||||
.gpio20 = GPIO_DIR_INPUT,
|
||||
.gpio21 = GPIO_DIR_INPUT,
|
||||
.gpio22 = GPIO_DIR_INPUT,
|
||||
.gpio23 = GPIO_DIR_INPUT,
|
||||
.gpio24 = GPIO_DIR_INPUT,
|
||||
.gpio27 = GPIO_DIR_INPUT,
|
||||
.gpio28 = GPIO_DIR_OUTPUT,
|
||||
.gpio29 = GPIO_DIR_INPUT,
|
||||
.gpio31 = GPIO_DIR_INPUT,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set1 pch_gpio_set1_level = {
|
||||
.gpio8 = GPIO_LEVEL_HIGH,
|
||||
.gpio28 = GPIO_LEVEL_LOW,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set1 pch_gpio_set1_reset = {
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set1 pch_gpio_set1_invert = {
|
||||
.gpio13 = GPIO_INVERT,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set1 pch_gpio_set1_blink = {
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set2 pch_gpio_set2_mode = {
|
||||
.gpio32 = GPIO_MODE_GPIO,
|
||||
.gpio33 = GPIO_MODE_GPIO,
|
||||
.gpio34 = GPIO_MODE_GPIO,
|
||||
.gpio35 = GPIO_MODE_GPIO,
|
||||
.gpio36 = GPIO_MODE_GPIO,
|
||||
.gpio37 = GPIO_MODE_GPIO,
|
||||
.gpio38 = GPIO_MODE_GPIO,
|
||||
.gpio39 = GPIO_MODE_GPIO,
|
||||
.gpio40 = GPIO_MODE_NATIVE,
|
||||
.gpio41 = GPIO_MODE_NATIVE,
|
||||
.gpio42 = GPIO_MODE_NATIVE,
|
||||
.gpio43 = GPIO_MODE_NATIVE,
|
||||
.gpio44 = GPIO_MODE_GPIO,
|
||||
.gpio45 = GPIO_MODE_GPIO,
|
||||
.gpio46 = GPIO_MODE_GPIO,
|
||||
.gpio47 = GPIO_MODE_NATIVE,
|
||||
.gpio48 = GPIO_MODE_GPIO,
|
||||
.gpio49 = GPIO_MODE_GPIO,
|
||||
.gpio50 = GPIO_MODE_GPIO,
|
||||
.gpio51 = GPIO_MODE_GPIO,
|
||||
.gpio52 = GPIO_MODE_GPIO,
|
||||
.gpio53 = GPIO_MODE_GPIO,
|
||||
.gpio54 = GPIO_MODE_GPIO,
|
||||
.gpio55 = GPIO_MODE_GPIO,
|
||||
.gpio56 = GPIO_MODE_NATIVE,
|
||||
.gpio57 = GPIO_MODE_GPIO,
|
||||
.gpio58 = GPIO_MODE_GPIO,
|
||||
.gpio59 = GPIO_MODE_NATIVE,
|
||||
.gpio60 = GPIO_MODE_GPIO,
|
||||
.gpio61 = GPIO_MODE_GPIO,
|
||||
.gpio62 = GPIO_MODE_GPIO,
|
||||
.gpio63 = GPIO_MODE_GPIO,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set2 pch_gpio_set2_direction = {
|
||||
.gpio32 = GPIO_DIR_INPUT,
|
||||
.gpio33 = GPIO_DIR_INPUT,
|
||||
.gpio34 = GPIO_DIR_INPUT,
|
||||
.gpio35 = GPIO_DIR_INPUT,
|
||||
.gpio36 = GPIO_DIR_INPUT,
|
||||
.gpio37 = GPIO_DIR_INPUT,
|
||||
.gpio38 = GPIO_DIR_INPUT,
|
||||
.gpio39 = GPIO_DIR_INPUT,
|
||||
.gpio44 = GPIO_DIR_INPUT,
|
||||
.gpio45 = GPIO_DIR_INPUT,
|
||||
.gpio46 = GPIO_DIR_INPUT,
|
||||
.gpio48 = GPIO_DIR_INPUT,
|
||||
.gpio49 = GPIO_DIR_INPUT,
|
||||
.gpio50 = GPIO_DIR_INPUT,
|
||||
.gpio51 = GPIO_DIR_INPUT,
|
||||
.gpio52 = GPIO_DIR_INPUT,
|
||||
.gpio53 = GPIO_DIR_INPUT,
|
||||
.gpio54 = GPIO_DIR_INPUT,
|
||||
.gpio55 = GPIO_DIR_INPUT,
|
||||
.gpio57 = GPIO_DIR_INPUT,
|
||||
.gpio58 = GPIO_DIR_INPUT,
|
||||
.gpio60 = GPIO_DIR_INPUT,
|
||||
.gpio61 = GPIO_DIR_INPUT,
|
||||
.gpio62 = GPIO_DIR_INPUT,
|
||||
.gpio63 = GPIO_DIR_INPUT,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set2 pch_gpio_set2_level = {
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set2 pch_gpio_set2_reset = {
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set3 pch_gpio_set3_mode = {
|
||||
.gpio64 = GPIO_MODE_GPIO,
|
||||
.gpio65 = GPIO_MODE_GPIO,
|
||||
.gpio66 = GPIO_MODE_GPIO,
|
||||
.gpio67 = GPIO_MODE_NATIVE,
|
||||
.gpio68 = GPIO_MODE_GPIO,
|
||||
.gpio69 = GPIO_MODE_GPIO,
|
||||
.gpio70 = GPIO_MODE_GPIO,
|
||||
.gpio71 = GPIO_MODE_GPIO,
|
||||
.gpio72 = GPIO_MODE_GPIO,
|
||||
.gpio73 = GPIO_MODE_NATIVE,
|
||||
.gpio74 = GPIO_MODE_GPIO,
|
||||
.gpio75 = GPIO_MODE_GPIO,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set3 pch_gpio_set3_direction = {
|
||||
.gpio64 = GPIO_DIR_INPUT,
|
||||
.gpio65 = GPIO_DIR_INPUT,
|
||||
.gpio66 = GPIO_DIR_INPUT,
|
||||
.gpio68 = GPIO_DIR_INPUT,
|
||||
.gpio69 = GPIO_DIR_INPUT,
|
||||
.gpio70 = GPIO_DIR_INPUT,
|
||||
.gpio71 = GPIO_DIR_INPUT,
|
||||
.gpio72 = GPIO_DIR_INPUT,
|
||||
.gpio74 = GPIO_DIR_INPUT,
|
||||
.gpio75 = GPIO_DIR_INPUT,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set3 pch_gpio_set3_level = {
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set3 pch_gpio_set3_reset = {
|
||||
};
|
||||
|
||||
const struct pch_gpio_map mainboard_gpio_map = {
|
||||
.set1 = {
|
||||
.mode = &pch_gpio_set1_mode,
|
||||
.direction = &pch_gpio_set1_direction,
|
||||
.level = &pch_gpio_set1_level,
|
||||
.blink = &pch_gpio_set1_blink,
|
||||
.invert = &pch_gpio_set1_invert,
|
||||
.reset = &pch_gpio_set1_reset,
|
||||
},
|
||||
.set2 = {
|
||||
.mode = &pch_gpio_set2_mode,
|
||||
.direction = &pch_gpio_set2_direction,
|
||||
.level = &pch_gpio_set2_level,
|
||||
.reset = &pch_gpio_set2_reset,
|
||||
},
|
||||
.set3 = {
|
||||
.mode = &pch_gpio_set3_mode,
|
||||
.direction = &pch_gpio_set3_direction,
|
||||
.level = &pch_gpio_set3_level,
|
||||
.reset = &pch_gpio_set3_reset,
|
||||
},
|
||||
};
|
||||
|
|
@ -0,0 +1,34 @@
|
|||
/* SPDX-License-Identifier: GPL-2.0-only */
|
||||
|
||||
#include <device/azalia_device.h>
|
||||
|
||||
const u32 cim_verb_data[] = {
|
||||
0x11060397, /* Codec Vendor / Device ID: VIA VT1708S */
|
||||
0x1043836c, /* Subsystem ID */
|
||||
12, /* Number of 4 dword sets */
|
||||
AZALIA_SUBVENDOR(0, 0x1043836c),
|
||||
AZALIA_PIN_CFG(0, 0x19, 0x01011012),
|
||||
AZALIA_PIN_CFG(0, 0x1a, 0x01a19036),
|
||||
AZALIA_PIN_CFG(0, 0x1b, 0x0181303e),
|
||||
AZALIA_PIN_CFG(0, 0x1c, 0x01014010),
|
||||
AZALIA_PIN_CFG(0, 0x1d, 0x0221401f),
|
||||
AZALIA_PIN_CFG(0, 0x1e, 0x02a19038),
|
||||
AZALIA_PIN_CFG(0, 0x1f, 0x503701f0),
|
||||
AZALIA_PIN_CFG(0, 0x20, 0x185600f0),
|
||||
AZALIA_PIN_CFG(0, 0x21, 0x074521f0),
|
||||
AZALIA_PIN_CFG(0, 0x22, 0x01016011),
|
||||
AZALIA_PIN_CFG(0, 0x23, 0x01012014),
|
||||
|
||||
0x80862806, /* Codec Vendor / Device ID: Intel HDMI */
|
||||
0x80860101, /* Subsystem ID */
|
||||
4, /* Number of 4 dword sets */
|
||||
AZALIA_SUBVENDOR(3, 0x80860101),
|
||||
AZALIA_PIN_CFG(3, 0x05, 0x18560010),
|
||||
AZALIA_PIN_CFG(3, 0x06, 0x58560020),
|
||||
AZALIA_PIN_CFG(3, 0x07, 0x18560030),
|
||||
|
||||
};
|
||||
|
||||
const u32 pc_beep_verbs[0] = {};
|
||||
|
||||
AZALIA_ARRAY_SIZES;
|
||||
|
|
@ -0,0 +1,65 @@
|
|||
## SPDX-License-Identifier: GPL-2.0-only
|
||||
|
||||
chip northbridge/intel/sandybridge
|
||||
device domain 0 on
|
||||
subsystemid 0x1043 0x84ca inherit
|
||||
chip southbridge/intel/bd82x6x
|
||||
register "gen1_dec" = "0x000c0291"
|
||||
device pci 1c.0 on end # RP #1: PCIEX16_2 (electrical x4)
|
||||
device pci 1c.1 off end # RP #2:
|
||||
device pci 1c.2 off end # RP #3:
|
||||
device pci 1c.3 off end # RP #4:
|
||||
device pci 1c.4 on end # RP #5: AR8161 GbE NIC
|
||||
device pci 1c.5 on end # RP #6: ASM1083 PCI Bridge
|
||||
device pci 1c.6 on end # RP #7: PCIEX1_1
|
||||
device pci 1c.7 on end # RP #8: PCIEX1_2
|
||||
|
||||
device pci 1f.0 on # LPC bridge
|
||||
chip superio/nuvoton/nct6779d
|
||||
device pnp 2e.1 off end # Parallel
|
||||
device pnp 2e.2 on # UART A
|
||||
io 0x60 = 0x3f8
|
||||
irq 0x70 = 4
|
||||
end
|
||||
device pnp 2e.3 off end # UART B, IR
|
||||
device pnp 2e.5 on # Keyboard
|
||||
io 0x60 = 0x0060
|
||||
io 0x62 = 0x0064
|
||||
irq 0x70 = 1
|
||||
irq 0x72 = 12
|
||||
|
||||
# KBC 12Mhz/A20 speed/sw KBRST
|
||||
drq 0xf0 = 0x82
|
||||
end
|
||||
device pnp 2e.6 off end # CIR
|
||||
device pnp 2e.7 off end # GPIO6-8
|
||||
device pnp 2e.8 off end # WDT1, GPIO0, GPIO1
|
||||
device pnp 2e.108 on # GPIO0
|
||||
drq 0xe0 = 0x7f
|
||||
drq 0xe1 = 0x80
|
||||
drq 0xf0 = 0xfe
|
||||
end
|
||||
device pnp 2e.9 off end # GPIO8
|
||||
device pnp 2e.109 on end # GPIO1
|
||||
device pnp 2e.209 off end # GPIO2
|
||||
device pnp 2e.309 off end # GPIO3
|
||||
device pnp 2e.409 on end # GPIO4
|
||||
device pnp 2e.509 on end # GPIO5
|
||||
device pnp 2e.609 on end # GPIO6
|
||||
device pnp 2e.709 off end # GPIO7
|
||||
device pnp 2e.a on end # ACPI
|
||||
device pnp 2e.b on # H/W Monitor, FP LED
|
||||
io 0x60 = 0x0290
|
||||
io 0x62 = 0
|
||||
irq 0x70 = 0
|
||||
end
|
||||
device pnp 2e.d off end # WDT1
|
||||
device pnp 2e.e off end # CIR Wake-up
|
||||
device pnp 2e.f off end # Push-pull/Open-drain
|
||||
device pnp 2e.14 off end # Port 80 UART
|
||||
device pnp 2e.16 off end # Deep Sleep
|
||||
end
|
||||
end
|
||||
end
|
||||
end
|
||||
end
|
||||
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